Tại sự kiện Intel Foundry Direct 2025 vừa diễn ra, Intel đã chính thức chia sẻ về chiến lược sử dụng máy khắc High-NA EUV trị giá 400 triệu USD cho tiến trình 14A. Mặc dù là hãng đầu tiên đưa công nghệ này vào quá trình phát triển, Intel vẫn giữ thái độ dè dặt và chưa cam kết đưa High-NA EUV vào sản xuất hàng loạt – một quyết định cho thấy hãng vẫn chưa quên “vết sẹo” từ thất bại 10nm trong quá khứ.
Đầu tư lớn nhưng chưa triển khai đại trà
Intel xác nhận đã nhận hai hệ thống ASML Twinscan NXE:5000, với một chiếc đã được lắp đặt tại nhà máy Oregon. Tuy nhiên, các máy này vẫn đang trong giai đoạn thử nghiệm, và chưa được sử dụng trong môi trường sản xuất thực tế. Lý do: Intel chưa muốn đánh cược tất cả vào một công nghệ vẫn còn nhiều yếu tố chưa ổn định, từ vật liệu cản quang, mặt nạ đến thuật toán tính toán pattern (computational lithography).
Thay vì “all in”, hãng chọn chiến lược song song hai đường: một quy trình sản xuất sử dụng Low-NA EUV kết hợp triple-patterning, và một quy trình mới có High-NA. Cả hai đều tương thích với cùng một bộ quy tắc thiết kế, nên khách hàng không cần thay đổi bất cứ thứ gì, bất kể Intel chọn hướng nào.
Intel cho biết cả hai quy trình – với hoặc không có High-NA – đều cho kết quả tương đương về tỷ lệ thành phẩm (yield parity). Đây là yếu tố cực kỳ quan trọng, vì triple-patterning thường gây sụt giảm tỷ lệ thành phẩm do độ phức tạp cao. Việc đạt được yield ngang bằng cho thấy Intel đã cải tiến đáng kể khả năng xếp chồng lớp (overlay) trong quy trình Low-NA hiện tại.
Ngoài ra, High-NA EUV hiện tại vẫn có một hạn chế lớn: chỉ in được một nửa mặt nạ (reticle) mỗi lần, đòi hỏi phải in hai lần rồi ghép lại. Điều này có thể ảnh hưởng đến năng suất, trừ khi chip có kích thước nhỏ hơn nửa reticle. Trong khi đó, Low-NA EUV vẫn in được toàn bộ reticle trong một lần duy nhất.
Tuy vậy, Intel vẫn khẳng định rằng High-NA EUV sẽ giúp giảm chi phí, ít nhất là trong những lớp quan trọng của tiến trình 14A. Trong một ví dụ được trưng bày, Intel cho thấy High-NA chỉ cần một lượt in để tạo ra một pattern nhất định, trong khi quy trình Low-NA yêu cầu tới ba lượt in và 40 bước xử lý. Nhờ vậy, một số lớp metal trong chip có thể được tinh gọn lại, vừa giảm giá thành, vừa cải thiện hiệu suất.
Intel từng thất bại nặng nề với tiến trình 10nm do cùng lúc triển khai quá nhiều kỹ thuật chưa hoàn thiện. Giờ đây, hãng không muốn lặp lại sai lầm đó. Chiến lược “de-risking” mới cho phép hãng phát triển công nghệ mới song song với phương án dự phòng – từ High-NA EUV cho đến nguồn cấp điện mặt sau (backside power) và transistor GAA (Gate-All-Around) trên tiến trình 18A.
Thay vì liều lĩnh, Intel giờ đây chọn tiếp cận thận trọng, vừa đi trước đối thủ về mặt công nghệ, vừa giữ đường lùi nếu mọi thứ không như kỳ vọng.
Đáng chú ý, TSMC – đối thủ lớn nhất của Intel – vẫn chưa có kế hoạch dùng High-NA EUV cho tiến trình A14 tương đương. Việc này cho thấy toàn ngành bán dẫn vẫn đang theo dõi sát sao tính hiệu quả của công nghệ này. Trong khi đó, Intel đã tạo ra hơn 30.000 wafer bằng công nghệ High-NA trong giai đoạn phát triển – một bước đi có thể giúp hãng có lợi thế lớn nếu công nghệ này thực sự thành công.
Anh Việt
Nguồn tin: https://genk.vn/so-huu-thiet-bi-khac-chip-toi-tan-bac-nhat-hanh-tinh-vi-sao-intel-van-khong-dam-dung-cho-tien-trinh-moi-20250504111318115.chn
